AMD patents a CPU with integrated FPGAs
أعلنت AMD عن استحواذها على Xilinx العام الماضي في نهاية شهر أكتوبر، لذلك يمكننا أن نتوقع رؤية بعض الأخبار المتعلقة بشرائح FPGA أو Adaptive SoC، وهي مجالات Xilinx. الآن لدينا براءة اختراع جديدة، والتي تتعامل مع استخدام عناصر FPGA في CPU cores، وهو ما يسمى "طريقة وجهاز التعليمات البرمجية الفعالة في أنظمة الكمبيوتر Method and Apparatus for Efficient Programmable Instructions in Computer Systems".
نظرًا لاستدعاء الخادم لـ techPowerUp، تقدم Intel المنافسة بالفعل اتصالات CPU و FPGA، على سبيل المثال في حالة معالج Xeon 6138P، والذي يحتوي أيضًا على Arria 10 GX 1150 FPGA. ومع ذلك، فهذه ليست سوى شريحتين (CPU و FPGA) جنبًا إلى جنب على نفس لوحة المعالج، بينما تريد AMD تنفيذ عناصر FPGA في نفس قطعة السيليكون باستخدام وحدة المعالجة المركزية الكلاسيكية.
المزايا المحتملة واضحة، بالإضافة إلى الاحتمالات الناتجة عن التكامل، تكمن أيضًا في الاتصال السريع، والذي لن يقتصر على الواجهة بين شريحتين منفصلتين.
تنص براءة اختراع AMD على أن المعالج الناتج سيتضمن واحدًا أو أكثر من وحدات التنفيذ القابلة للبرمجة (PEUs) التي يمكن برمجتها لتنفيذ تعليمات معينة. إذا قمنا بتشغيل تطبيق مدعوم على مثل هذا المعالج، فسيتم برمجة الجزء مباشرة في FPGA لتنفيذ تعليمات معينة، والتي سيتم فك تشفيرها وإرسالها بواسطة وحدة المعالجة المركزية نفسها.
نظرًا لاستدعاء الخادم لـ techPowerUp، تقدم Intel المنافسة بالفعل اتصالات CPU و FPGA، على سبيل المثال في حالة معالج Xeon 6138P، والذي يحتوي أيضًا على Arria 10 GX 1150 FPGA. ومع ذلك، فهذه ليست سوى شريحتين (CPU و FPGA) جنبًا إلى جنب على نفس لوحة المعالج، بينما تريد AMD تنفيذ عناصر FPGA في نفس قطعة السيليكون باستخدام وحدة المعالجة المركزية الكلاسيكية.
المزايا المحتملة واضحة، بالإضافة إلى الاحتمالات الناتجة عن التكامل، تكمن أيضًا في الاتصال السريع، والذي لن يقتصر على الواجهة بين شريحتين منفصلتين.
تنص براءة اختراع AMD على أن المعالج الناتج سيتضمن واحدًا أو أكثر من وحدات التنفيذ القابلة للبرمجة (PEUs) التي يمكن برمجتها لتنفيذ تعليمات معينة. إذا قمنا بتشغيل تطبيق مدعوم على مثل هذا المعالج، فسيتم برمجة الجزء مباشرة في FPGA لتنفيذ تعليمات معينة، والتي سيتم فك تشفيرها وإرسالها بواسطة وحدة المعالجة المركزية نفسها.
سوف تشارك PEU السجلات مع وحدات حساب النقطة العائمة والنقطة الثابتة (FP و INT)، والتي سيكونون قادرين على مساعدتها إذا لزم الأمر. ستكون وحدات PEU قابلة للاستخدام أيضًا في المحاكاة الافتراضية باستخدام وظائف الأمان المعتادة وسيكون من الممكن أيضًا برمجتها بشكل مستقل عن وحدات PEU المحتملة الأخرى في النظام.
نتعلم أيضًا أن وحدات PEU ستكون قادرة على العمل مع العديد من التنسيقات غير العادية مثل Bfloat16 أو FP16 أو Sparse FP16، لذلك تفكر AMD بشكل خاص في تسريع الذكاء الاصطناعي وخاصة اعتمادًا على الحمل المحدد سيزيد بشكل كبير من أداء IPC أو وحدة المعالجة المركزية لكل دورة على مدار الساعة .
بشكل عام، يبدو أن جهود AMD الجديدة لإحداث ثورة في معالجات x86، على غرار وحدات APU الأولى. كان من المفترض أن يؤدي إلى زيادة حادة في الأداء داخل GPGPU بمساعدة وحدات معالجة الرسومات المدمجة القوية، والتي، على الرغم من ذلك، لم تحدث أبدًا، أو أن APU لم يكن لها تأثير كبير على تطوير GPGPU. عندما كانت AMD تذبل عمومًا، بينما اليوم في وضع مختلف تمامًا، وهناك أيضًا فرق كبير بين وحدات معالجة الرسومات (GPU) ذات التركيز الضيق و FPGAs العالمية. بعد كل شيء، كما هو موضح أعلاه، إذا لم يكن لدى FPGAs ما هو أفضل للقيام به، فيمكنهم على الأقل مساعدة عدد صحيح أو وحدة رياضية.
نتعلم أيضًا أن وحدات PEU ستكون قادرة على العمل مع العديد من التنسيقات غير العادية مثل Bfloat16 أو FP16 أو Sparse FP16، لذلك تفكر AMD بشكل خاص في تسريع الذكاء الاصطناعي وخاصة اعتمادًا على الحمل المحدد سيزيد بشكل كبير من أداء IPC أو وحدة المعالجة المركزية لكل دورة على مدار الساعة .
بشكل عام، يبدو أن جهود AMD الجديدة لإحداث ثورة في معالجات x86، على غرار وحدات APU الأولى. كان من المفترض أن يؤدي إلى زيادة حادة في الأداء داخل GPGPU بمساعدة وحدات معالجة الرسومات المدمجة القوية، والتي، على الرغم من ذلك، لم تحدث أبدًا، أو أن APU لم يكن لها تأثير كبير على تطوير GPGPU. عندما كانت AMD تذبل عمومًا، بينما اليوم في وضع مختلف تمامًا، وهناك أيضًا فرق كبير بين وحدات معالجة الرسومات (GPU) ذات التركيز الضيق و FPGAs العالمية. بعد كل شيء، كما هو موضح أعلاه، إذا لم يكن لدى FPGAs ما هو أفضل للقيام به، فيمكنهم على الأقل مساعدة عدد صحيح أو وحدة رياضية.
